便攜式儀器的設計經驗

1　低功耗設計
　　便攜式儀(yi) 器一般采取電池供電方式。使用者當然不希望經常性的充電或更換電池，所以待機時間的長短往往是使用者考慮的一個(ge) 重要因素。這要求設計者采取各種方法來降低功耗。
1．1　選擇低功耗的元器件
　　隨著集成電路工藝的發展，集成電路的電源電壓已呈下降趨勢。運算放大器、A／D轉換器及各種數字器件均廣泛采用CMOS工藝。微功耗IC的工作電流已經降到幾μA～幾十μA，一種帶基準電壓源的電壓比較器MAX918，工作電流僅(jin) 需0．8μA，這使得功耗顯著降低。作者根據自己的設計經驗，提出以下幾點建議：
　　由於(yu) 低的電源電壓有助於(yu) 降低功耗，近年來，3．3V的低電壓CMOS器件已經在設計中被廣泛應用，2．5V供電的芯片也出現在較新的便攜式儀(yi) 器中。將來芯片的電源電壓甚至還會(hui) 繼續下降到0．9V。
　　MCU（微控製器）和MPU（微處理器）往往是係統中消耗功率多的元件，盡量選擇RISC芯片，因為(wei) 芯片低功耗的記錄大多是由RISC芯片創造的。
　　單電源供電可提高電源使用效率，在設計中盡量采取單電源供電的芯片，特別是運放。
　　顯示元件可采用LCD（液晶）顯示器，盡量不用根據不同的工作狀態可以關(guan) 閉一部分電路，特別是對大電流器件。早期有關(guan) 閉功能控製的主要是電源IC，現逐步發展到運算放大器、比較器、A／D轉換器等器件。在關(guan) 閉狀態下，IC不工作，耗電在零點幾微安到幾微安之間。當電路不可避免的使用大電流器件時，如紅外發射器、無線通訊發射器件等，應設計使大電流的電路單元僅(jin) 僅(jin) 在需要其工作的短時間內(nei) 工作，其餘(yu) 時間使其處於(yu) 斷電狀態。設計這種電路時需考慮電路的工作響應時間。
　　降低係統的時鍾頻率。數字芯片的功耗與(yu) 時鍾頻率有關(guan) ，在權衡運行速度後，采用較低的時鍾頻率可以降低電流消耗。以PIC16C71低功耗單片機為(wei) 例，當供電電壓為(wei) 5V，時鍾頻率為(wei) 4MHz時，功耗約為(wei) 10 mW；在相同的供電電壓下，把時鍾頻率降到32 kHz時，功耗約為(wei) 0．15 mW。功耗明顯減少。
　　供電係統的設計是低功耗設計的重要方麵。當一個(ge) 係統采用電池供電時，設計人員必須考慮大電流消耗、工作電壓範圍、尺寸和重量約束、工作溫度範圍以及工作頻率等因素。各種類型電池的工作電壓互不相同，鋰電池為(wei) 3．0V，而鎳－鎘電池則可提供高達30A的電流。設計人員選擇電池時必須考慮每種類型電池的所有特征。電源芯片需考慮采用效率高、體(ti) 積小的芯片。
　　在設計階段就應該對功能和功耗進行評估。一般說來，更多功能必然意味著更大的硬件規模、更大的功率消耗，有一些可有可無的功能應盡量縮減。
1．3　優(you) 化軟件設計，充分利用睡眠方式
　　在大部分便攜式儀(yi) 器內(nei) 部有MCU，MCU節省內(nei) 部功耗的好方法就是進入睡眠狀態。在睡眠狀態下，MCU的振蕩器被關(guan) 閉，這可使它隻消耗極小的電流，典型值為(wei) 幾微安數量級。可利用監視定時器或外部中斷將MCU從(cong) 睡眠狀態喚醒。如動態心電圖儀(yi) ，由於(yu) 人的心跳相對於(yu) MCU的時鍾是很緩慢的，可以利用定時器中斷，定時的將MCU喚醒，處理完成後再次進入休眠，這樣可以大大降低功耗。
2　抗幹擾設計
　　人體(ti) 置身於(yu) 充滿電磁場的空間，恰如一個(ge) 天線接收器，人體(ti) 上感應有各種頻率的電壓，很有可能幹擾便攜式儀(yi) 器。而且便攜式儀(yi) 器可能會(hui) 工作在各種環境下，特別是一些針對工業(ye) 用的儀(yi) 表要麵對電磁環境惡劣的工業(ye) 現場，這時外界的幹擾就更大了。
　　形成幹擾的基本要素有3個(ge) ：幹擾源、傳(chuan) 播路徑和幹擾耦合器件。幹擾源是產(chan) 生幹擾的元件、設備或信號，比如雷電、電機、高頻時鍾等。傳(chuan) 播路徑是指從(cong) 幹擾源到幹擾耦合器件的通路和媒質。幹擾耦合器件指被幹擾的對象，每個(ge) IC和傳(chuan) 感器都有可能**擾。對便攜式儀(yi) 器而言，因為(wei) 其所處位置的不固定性，外部幹擾源是不可選擇的，所以隻能從(cong) 降低內(nei) 部幹擾、消除幹擾傳(chuan) 播途徑上做文章。
　　一般電路設計中的幾個(ge) 抗幹擾原則依然是要遵循的。如合理分布元件，強弱信號及數字、模擬信號分塊布局；盡量避免90°折線，布線器支持圓弧線的盡量用圓弧線；數字地與(yu) 模擬地分離，並後接於(yu) 電源地；用地線將數字區和模擬區隔離；布線時盡量減少回路環的麵積，電源線和地線要盡量粗，好采用多層板設計，一層電源一層地，以降低噪聲的耦合；對電源低頻濾波，電路板上每個(ge) IC電源輸入端並聯一個(ge) 0．01μF～0．1μF的高頻濾波電容；對於(yu) 芯片閑置的管腳，盡量不要懸空；單片機係統好使用電源監控和看門狗電路；高頻器件盡可能放在電路板邊緣；盡可能降低時鍾頻率等等。
　　但是也有些傳(chuan) 統的抗幹擾措施不可能應用於(yu) 便攜式儀(yi) 器。比如對付高頻輻射幹擾有效的辦法就是在外殼加屏蔽罩，這種措施一方麵增加了體(ti) 積和重量，另一方麵對於(yu) 有些需要與(yu) 外界接觸的儀(yi) 器是不適用的。替代的方法是在外殼噴塗導電材料。再如，如果受板上空間的限製，不能將輸入的模擬信號充分濾波，則必須用軟件濾波。
　　多數的連接元件與(yu) 電纜相連，這樣就為(wei) EMI（電磁幹擾）充當了不想要的天線。因此設計時應保持連接元件與(yu) 高頻信號源（如時鍾信號）盡量遠。同樣易受幹擾的電路，如複位或中斷，也盡量遠離高頻信號源，並加大電容濾波。當板上沒有足夠的空間時，寧可將連接元件固定在外殼上。
3　ESD保護
　　嚴(yan) 格的說，ESD保護也是抗幹擾設計的一部分，但是鑒於(yu) ESD保護長期以來都沒有引起設計人員足夠的重視，以及便攜器件受到靜電放電（ESD）損壞的可能性非常大，現將它單獨闡述。兩(liang) 種不導電材料的接觸與(yu) 分離都會(hui) 引起電子的轉移，因而在各物體(ti) 上產(chan) 生額外的電荷。當積累的靜態電荷向另一個(ge) 電位較低（相對地）的物體(ti) 放電時，放電量的大小和放電持續時間取決(jue) 於(yu) 充電材料的類型和周圍的環境等多種因素。所有的便攜電子器件，從(cong) 基本的到複雜的，都容易受到ESD的損壞。
　　一個(ge) 值得信賴的操作員即使在正常的設備操作中也可能攜帶有危害的電荷。過去，ESD保護常常是根據需要事後補充到電路設計中。然而，由於(yu) 半導體(ti) 越來越複雜，亞(ya) 微米工藝和非常細小的線寬對瞬態過壓的影響也越明顯，一些敏感的元件可能被低至20V的ESD電壓損壞，過去所采用的傳(chuan) 統保護方法，如火花放電器、齊納二極管、RC網絡和箝位二極管已經不再適用，因為(wei) 它們(men) 會(hui) 產(chan) 生安全假象，甚至幹擾電路的正常操作。而且，歐共體(ti) 的EN61000－4－2等工業(ye) 標準為(wei) 所有電子產(chan) 品均設定了嚴(yan) 格的抗ESD要求。顯然，一個(ge) 良好的係統設計應該在電路設計的初階段就考慮ESD對便攜器件的威脅。
　　有幾種瞬態保護裝置可供選擇，常用的如瞬態電壓抑製器（TVS）二極管。但選擇時仍應十分謹慎。如果器件選擇不當，就不能發揮作用，而且還會(hui) 幹擾電路的正常工作。為(wei) 了抑製便攜係統的瞬態過程，保護裝置必須具有以下特性：
•極快的響應時間；
•低的箝位電壓和操作電壓；
•能夠處理高峰值ESD電流；
•能承受ESD的重複作用而不受破壞；
•尺寸小；
•反向漏電流小。
　　PCB布線是抗瞬態設計的一個(ge) 重要部分，尤其是便攜係統設計。保護通路中的寄生電感會(hui) 產(chan) 生電壓尖峰，並可能超過被保護IC的損壞門限值。這在ESD或EFT（電快速瞬變脈衝(chong) 群）這樣的快速瞬變中尤其嚴(yan) 重。電感負載上的電壓與(yu) 電流的時間變化率成正比。根據IEC1000－4－2標準，ESD所產(chan) 生的瞬變可以在1ns內(nei) 達到峰值。假設每英寸布線的電感是20 nH，且布線長為(wei) 0．25英寸，則電壓尖峰將是一個(ge) 電壓為(wei) 50 V、電流為(wei) 10A的脈衝(chong) 。必須考慮所有的電感通路，包括地線回路、TVS（與(yu) 被保護線之間的通路）以及連接器到TVS器件之間的通路。TVS器件應盡可能靠近連接器，以減少對附近布線的瞬態耦合。輻射還會(hui) 影響電路板的其它區域，即便與(yu) 連接器之間沒有直接的通路。後，應避免在電路板邊緣或靠近被保護布線的地方布置重要的信號線。
　　在外殼設計上，外殼開口和內(nei) 部電路之間應留有足夠長的放電距離，盡量使電路敏感部分遠離開口。對於(yu) 塑料外殼的產(chan) 品，其中的PCB還應避免與(yu) 開口附近的殼體(ti) 相接觸，因為(wei) ESD可使電弧沿塑料表麵接入PCB。
4　減小體(ti) 積尺寸
以上所述都是著重於(yu) 性能方麵的考慮，對於(yu) 便攜式儀(yi) 器而言，體(ti) 積和重量也是使用者很關(guan) 注的方麵。為(wei) 了減少體(ti) 積需要考慮以下幾個(ge) 方麵的問題。
　　盡量使用貼片元件。目前國外生產(chan) 的電子產(chan) 品約90％以上采用貼片式元器件（SMD），采用表麵組裝技術（SMT）進行裝配，而便攜式電子產(chan) 品則是100％采用貼片式元器件。采用貼片式集成電路組成的電子產(chan) 品可以兩(liang) 麵貼裝，不僅(jin) 僅(jin) 是尺寸小，並且有更好的高頻性能。
　　選擇功能集成的IC。進一步縮小IC的封裝尺寸是有困難的，但是可以選擇將幾個(ge) 相關(guan) 的集成電路做在同一塊矽片上的IC。比如MICROCHIP公司的PIC單片機就把MPU、A／D轉換器和脈寬調製等功能做到一塊，利用它*可以形成一個(ge) 獨立單片係統。數字可編程器件如CPLD、FPGA等把以前的大量門電路集中在一塊芯片上。現在更是出現了一種新的可編程SOC器件，其中集成了可編程模擬電路。這使得芯片的靈活性大大提高，SOC（systemonchip）時代越來越近了。選擇功能集成的芯片對於(yu) 儀(yi) 器的低功耗設計也是很有好處的。
　　在布局布線時，在滿足抗幹擾性的條件下，盡量把元器件往一起擠，布線不通時盡量考慮增加線路板的層數，而不是擴大麵積。另外與(yu) 一般儀(yi) 器不同，為(wei) 了有效的利用每一寸空間，便攜式儀(yi) 器的線路板在設計時就應該與(yu) 外殼設計人員進行溝通，在電路特性允許的情況下，布局布線和線路板形狀等都盡可能的兼顧外殼設計。
5　結束語
　　便攜式儀(yi) 器雖然大多小巧玲瓏，但要考慮的問題也包括了方方麵麵的內(nei) 容。除了上述這些有著普遍意義(yi) 的注意點之外，在進行設計便攜式儀(yi) 器時還需要結合不同的用途、特性和使用場合，發現特定研發對象的個(ge) 性的注意點。另外各個(ge) 注意點之間可能是矛盾的，在不可兼顧的時候，要善於(yu) 找到問題的關(guan) 鍵點，作出正確的取舍，從(cong) 而設計出性能穩定、結構合理的便攜式儀(yi) 器，方便人們(men) 的生產(chan) 生活。